Разработка принципиальных электрических схем

Разработка принципиальной электрической схемы вычислительного канала

Вычислительные каналы разрабатываемой системы построены с использованием программируемых логических интегральных схемах (ПЛИС) Xilinx Spartan-II.

Программируемые логические интегральные схемы (ПЛИС) благодаря своим преимуществам являются наиболее перспективной элементной базой цифровой электроники. Фирма Xilinx, используя достижения передовых технологий, выпускает семейства ПЛИС с различной архитектурой, которые позволяют создавать в сжатые сроки цифровые системы с различным уровнем сложности и степенью интеграции [4].

В 1985 г. фирма Xilinx представила новый тип логических микросхем — перепрограммируемые пользователем базовые матричные кристаллы (Field Programmable Gate Array, или FPGA). Эти микросхемы предоставили разработчику электронных устройств преимущества использования стандартных базовых матричных кристаллов (БМК), при этом появилась возможность проектировать, конфигурировать, отлаживать, исправлять ошибки и реконфигурировать микросхему непосредственно на рабочем месте, что добавило гибкости и значительно сократило время выхода устройства на рынок готовой продукции.

Конфигурационная последовательность (bitstream) может быть загружена в ПЛИС FPGA непосредственно в системе и перегружена неограниченное число раз. Инициализация ПЛИС производится автоматически из загрузочного ПЗУ Xilinx при подаче напряжения питания или принудительно по специальному сигналу. Процесс инициализации занимает от 20 до 200 мс, в течение которых выводы ПЛИС находятся в высокоомном состоянии (подтянуты к логической единице).

Выпуск нового семейства ПЛИС Spartan™-3 с архитектурой FPGA начат в апреле 2003 г. Семейство специально разработано для использования в электронных устройствах, рассчитанных на большие тиражи и невысокую стоимость комплектующих.

Архитектура ПЛИС семейства Spartan™-3 содержит 5 фундаментальных программируемых элементов:

• — Конфигурируемый логический блок (КЛБ). На базе КЛБ реализуется комбинаторная и синхронная логика, включая базовые запоминающие элементы.
• — Блок ввода-вывода (БВВ). БВВ осуществляют коммутацию выводов корпуса микросхемы с внутренней конфигурируемой логикой. БВВ поддерживают большинство сигнальных стандартов ввода-вывода, существующих в настоящее время.
• — Блок памяти. Каждый блок может конфигурироваться как двухпортовое ОЗУ емкостью 18 кбит.
• — Блок умножителя. Встроенный умножитель 18×18 бит.
• — Цифровой блок управления синхронизацией (DCM — Digital Clock Manager).

Все эти элементы расположены в кристалле. Блоки ввода-вывода расположены вокруг регулярной матрицы конфигурируемых логических блоков. Каждый блок памяти ассоциирован с блоком умножения 18×18. Модули управления синхронизацией располагаются рядом с крайними столбцами памяти.

Одним из кристаллов этого семейства Spartan-2 является кристалл XC2S100. Его основные особенности:

• · Высокопроизводительные, программируемые пользователем логические интегральные схемы с архитектурой FPGA (Field Programmable Gate Arrays);
• · Ёмкость от 15 000 до 200 000 системных вентилей;
• · Системная производительность до 200 МГц;
• · Корпусировка в наиболее дешевые корпуса;
• · Совместимость по выводам кристаллов разной ёмкости в одинаковых корпусах;
• · Встроенные цепи управления тактированием;
• · Четыре встроенных модуля автоподстройки задержек (DLL — delay-locked loop) для расширенного управления тактовыми сигналами как внутри ПЛИС, так и всего устройства;
• · Иерархическая система элементов памяти на базе 4-х входовых таблиц преобразования (4-LUT — Look-Up Table) конфигурируемых либо как 16-ти битовая RAM (Random Access Memory), либо как 16-ти битовая двухпортовая RAM, либо как 16-ти битовый сдвиговый регистр;
• · 92 пользовательских вывода

Тактовый сигнал на ПЛИС каждого канала и на ПЛИС БМЭ подаётся с микросхемы-генератора с частотой 200 МГц.

Каждый вычислительный канал осуществляет обработку информации, поступающей от устройств безопасного ввода информации и со схем сопряжения, который входят в состав вычислительного канала.

Вычислительный канал осуществляет приём релейной информации, проверку её корректности, выполнение алгоритма работы. Алгоритм работы вычислительного канала реализован на ПЛИС. Листинг программного обеспечения приведен в приложении А.

На микросхеме DD3.2 собран усилитель с коэффициентом усиления 4.8, который усиливает выходное заначение амплитудой 5 В. Коэффициент усиления по напряжению составляет: Кu =(R12/R11) + 1 = 10. Пусть R11= 2кОм, тогда R12=8кОм. Цепь коррекции ОУ состоит из корректирующего конденсатора С3 емкостью 33пФ.

Для согласования фидеров питания с ПЛИС применяется делитель напряжения. Значения сопротивлений R3=(Uвых R2)/(Uвх-Uвых).Примем значение сопротивления R3=1кОм, тогда R4=(5· 1)/(24−5)=260 Ом. Соответственно R5=1кОм и R6=260 Ом.

Микроконтроллер PIC16F873 обладает:

ь низким энергопотреблением;

ь высокоскоростной RISC архитектурой;

ь 8к FLASH памяти;

ь 368 байт памяти данных (ОЗУ), на основе которой можно реализовать блоки сравнения и хранения кодов;

ь 24 программируемых линий ввода-вывода;

ь 14 источников сигналов прерываний;

ь позволяет выбрать параметры тактового генератора;

ь широким диапазоном напряжений питания от 2 В до 5,5В;

ь диапазон рабочих частот до 20МГц;

ь все команды выполняются за один цикл;

ь двумя 8-разрядными и одним 16-разрядным таймерами, с помощью которых можно установить длительность сигналов АЛС;

Архитектура основана на концепции раздельных шин и областей памяти для данных и для команд (Гарвардская архитектура). Шина данных и память данных (ОЗУ) — имеют ширину 8 бит, а программная шина и программная память (ПЗУ) имеют ширину 14 бит. Такая концепция обеспечивает простую, но мощную систему команд, разработанную так, что битовые, байтовые и регистровые операции работают с высокой скоростью и с перекрытием по времени выборок команд и циклов выполнения. 14-битовая ширина программной памяти обеспечивает выборку 14-битовой команды в один цикл. Двухступенчатый конвейер обеспечивает одновременную выборку и исполнение команды.

Все команды выполняются за один цикл, исключая команды переходов, которые выполняются за два цикла.

Принципиальная схема вычислительного канала приведена в приложении В.