Матричные умножители двоичных чисел

Реализация операции умножения двух операндов А и В с помощью операций сдвига и сложения требует значительного времени (см. параграф 2.4). Наибольшее быстродействие достижимо в матричных умножителях, выполненных на основе цифровых комбинационных устройств.

Особенности алгоритма умножения двоичных чисел матричным способом и его реализации рассмотрим на примере умножения двух положительных 4-разрядных чисел (рис. 4.15).

Рис. 4.15. Умножение двух 4-разрядных двоичных чисел.

Операция арифметического умножения двух одноразрядных двоичных чисел совпадает с операций логического умножения, т. е.

где .

Поэтому все разряды частичных произведений вырабатываются одновременно с помощью элементов логического умножения, обозначенных на рис. 4.16 символом &. Их сложение в столбцах может быть выполнено различными способами. Организация суммирования разрядов Ьп ¦ ат в умножителе 4×4 с использованием одноразрядных сумматоров показана на рис. 4.17, где в обозначениях нижний индекс п отдельных сумм S1n и переносов с', участвующих в получении и-го разряда произведения рп, отражает вес разряда 2″, а верхний индекс г — их порядковые номера.

Для суммирования разрядов первого р, и второго р2 частичных произведений с весовыми коэффициентами 21, 22, 23 используются три неполных одноразрядных сумматора.

Рис. 4.16. Схема формирования разрядов частичных произведений умножителя 4?4.

Рис. 4.17. Организация суммирования при матричном умножении.

Результаты суммирования можно представить в виде суммы текущего разряда и переноса в следующий разряд:

Неполные сумматоры образуют первый ярус умножителя двоичных чисел.

В трех полных сумматорах второго яруса складываются оставшийся разряд bta3 второго частичного произведения и разряды частичных произведений с весовыми коэффициентами 22, 23, 24 с полученными в первом ярусе значениями сумм и переносов:

В трех полных сумматорах третьего яруса осуществляется суммирование следующих величин:

Наконец, с помощью одного неполного и двух полных одноразрядных сумматоров осуществляем сложение оставшихся членов:

На этом процесс суммирования заканчивается, так как не осталось ни одного члена вида Ьпат и ни одного переноса с' (п < 7) одноразрядных сумматоров младших разрядов. В результате получаем произведение .

Реализация алгоритма. На основании рис. 4.17 построена схема умножителя 4?4 (рис. 4.18, а) без набора элементов логического умножения (см. рис. 4.15). Обозначение полного одноразрядного сумматора, его входных и выходных величин показано на рис. 4.18, б. В неполных сумматорах отсутствует вход переноса. Как видно из рис. 4.18, а, схема умножителя имеет матричную структуру.

Более полные сведения о матричных умножителях частоты приведены в работе [17].

Рис. 4.18. Схема матричного умножителя (а) на неполных и полных (б) одноразрядных сумматорах.