Комбинационные логические устройства

Сумматоры Сумматоры — это класс КЦУ, выполняющих операцию арифметического сложения двух двоичных n-разрядных чисел. Сумматоры бывают полными и неполными. Неполный сумматор или полусумматор — это комбинационное устройство с двумя входами и двумя выходами, выполняющее операцию сложения двух одноразрядных чисел в соответствии с таблицей истинности, где А и В — входные одноразрядные числа, S_п/см. — выход суммы, а P_п/см. — выход переноса в старший разряд:

Входы.	Выходы.
А	В	Sп/см.	Pп/см.

Записанные по таблице истинности ФАЛ для переменных S_п/см. и P_п/см. имеют вид.

.

Первое уравнение для S_п/см. обозначает операцию Исключающее ИЛИ (Сложение по модулю два), а второе — для P_п/см. — операцию логической конъюнкции. Поскольку во всех сериях микросхем имеются элементы Исключающее ИЛИ, то структурную схему полусумматора удобно синтезировать на основе именно этого элемента и элемента И (рис. а). Условное графическое обозначение полусумматора приведено на рис. б.

Входы.	Выходы.
A	B	Р-1	S	P

Записав СДНФ для переменных S и P и выполнив ряд тождественных преобразований можно получить следующие ФАЛ для полного сумматора:

.

.

Выражение есть ни что иное, как значение выхода переноса полусумматора над величинами S_п/см. и Р_-1. Учитывая этот факт и анализируя полученные логические уравнения, можно сделать заключение о возможности реализации полного сумматора на основе двух полусумматоров и одного элемента ИЛИ. Структура полного одноразрядного сумматора представлена на рис.а, а его УГО — на рис.б.

Из таблицы истинности полного одноразрядного сумматора очевидно, что на выходе суммы S формируется единица, а на выходе переноса Р — нуль при наличии единицы на одном из входах A, B или Р_-1. При наличии единиц на любых двух из трех входов полного сумматора, на выходе S будет нуль, а на выходе P — единица. При наличии на всех трех входах логических единиц, на обоих выходах сумматора присутствуют единицы.

Дешифраторы и шифраторы.

Дешифратор — это устройство, предназначенное для преобразования двоичного кода в напряжение логической единицы (логического нуля) на том выходе, номер которого совпадает со значением двоичного кода на входе. При n входах в полном дешифраторе имеется 2ⁿ выходов, т. е. для каждой комбинации входных сигналов имеется соответствующий выход. Дешифратор, у которого при n входах число выходов меньше 2ⁿ, называется неполным. Другое название дешифратора — декодер. Принцип работы полного трехразрядного дешифратора рассмотрим на примере его таблицы истинности.

Входы.	Выходы.
X3	X2	X1	Y7	Y6	Y5	Y4	Y3	Y2	Y1	Y0

Соответствующие таблице истинности ФАЛ имеют вид.

.

Структурная схема трехразрядного дешифратора, синтезированная на основании полученных ФАЛ приведена на рис.а, а его УГО — на рис.б.

В общем случае логические уравнения для выходных переменных дешифратора n-разрядного числа имеют вид.

.

Построенные по полученным формулам дешифраторы называются линейными. К преимуществу линейных дешифраторов можно отнести высокое быстродействие, поскольку входные переменные одновременно поступают на все элементы И. Одновременно, без дополнительных задержек, формируется и результат на выходах этих элементов. Очевидно, что для реализации линейного дешифратора n-разрядного числа необходимо иметь 2ⁿ логических элементов И с n-входами. В существующих микросхемах логических элементов количество входов ограничено. Следовательно, ограничена и разрядность реализуемых на их основе линейных дешифраторов, что является недостатком. Кроме того, недостатком является и то, что предыдущие элементы, работающие на входы дешифратора, должны иметь высокую нагрузочную способность, т. е. должны быть рассчитаны на подключение большого числа логических элементов И. Каждый из входов дешифратора подключен к 0,5· 2ⁿ логическим элементам И. Поскольку нагрузочная способность базовых логических элементов ИС не превышает величины N=10ё20, то максимальная разрядность дешифрируемых чисел для линейных дешифраторов n=4ё5.

Указанного недостатка лишены пирамидальные дешифраторы. Принцип построения этих дешифраторов состоит в том, что сначала строят линейный дешифратор для двухразрядного числа X₁, X₂, для чего необходимы 2²=4 двухвходовые схемы И. Далее, каждая полученная конъюнкция логически умножается на входную переменную X₃ в прямой и инверсной форме. Полученная конъюнкция снова умножается на входную переменную X₄ в прямой и инверсной форме и т. д. Наращивая таким образом структуру, можно построить пирамидальный дешифратор на произвольное число входов. На рис. 4.11 приведена структура пирамидального дешифратора для трех разрядов.

Пирамидальный дешифратор для трехразрядного числа Характерным отличием пирамидальных дешифраторов от линейных является использование только двухвходовых логических элементов вне зависимости от разрядности дешифрируемого числа. В то же время количество логических элементов в пирамидальном дешифраторе больше. Однако следует иметь ввиду, что количество логических элементов, располагаемых в одном корпусе ИС, определяется главным образом требуемым количеством выводов. Следовательно, в одном корпусе ИС можно расположить большее число двухвходовых элементов, чем трехвходовых, четырехвходовых и т. д. И значит, пирамидальная структура дешифратора по числу корпусов ИС может оказаться более предпочтительной, чем линейная.

Шифраторы выполняют задачу обратную той, которую выполняют дешифраторы: появление логической единицы (логического нуля) на определенном входе приводит к появлению соответствующей кодовой комбинации на выходе. Также как и дешифраторы, шифраторы бывают полными и неполными. Работа восьмивходового полного шифратора задается следующей таблицей истинности:

Входы.	Выходы.
X7	X6	X5	X4	X3	X2	X1	X0	Y3	Y2	Y1

На основании таблицы истинности можно записать ФАЛ, задающие работу восьмивходового шифратора:

.

Синтезированная на основании приведенных логических уравнений структурная схема шифратора представлена на рис.а, а его условное графическое обозначение — на рис. б.

Структура и УГО восьмивходового шифратора.

Мультиплексоры и демультиплексоры.

Мультиплексор — комбинационное цифровое устройство, которое обеспечивает передачу на единственный выход F одного из нескольких входных сигналов D_j в соответствии с поступающим адресным кодом A_i. При наличии n адресных входов можно реализовать M=2ⁿ комбинаций адресных сигналов, каждая из которых обеспечивает выбор одного из M входов. Чаще…

Режим.

X_t

l.

• 0
• 1

• 1
• 0

Хранение Инверсия.

По таблице переходов можно получить логическую функцию, реализуемую Т-триггером:

(3.7).

Нетрудно видеть, что зависимость (3.7) очень похожа на функцию (3.2), выведенную для одноразрядного комбинационного полусумматора. На рис. 3.11, а показано, как двухтактный RS-триггер преобразуется в Т-триггер.

Наиболее сложным типом триггера является JK-тригтер. Он, по существу, является объединением двухтактного RSи Т-триггеров. Этому соответствует его таблица переходов (табл.3.8).

Таблица 3.8. Таблица переходов JK-триггера

Входные сигналы.	Состояние q.	Режим.
J.	K.
0 0 0 l.	l. l. l.	l. 0 0	1 0 l.	Хранение Установка 0. Установка l. Инверсия.

Если первые три строки таблицы переходов полностью повторяют соответствующие строки табл. 3.5, то последняя строка, с запрещенной комбинацией для RS-триггера, соответствует режиму переключения Т-триггера (см. табл.3.7). Схема JK-триггера изображена на рис. 3.12.

D-триггер обычно строится на основе двухтактного RSили JK-тригера. Он предназначается для хранения состояния (1 или 0) на один период тактовых импульсов (с задержкой на 1 такт). Таблица его переходов отражена в табл. 3.9. На рис. 3.13, а и б представлены варианты его построения, а на рис. 3.13, в — его условное обозначение.

Таблица 3.9. Таблица переходов D-триггера

Входные сигналы.	Состояния q.	Режим.
D.		l.
l.	0 1	0 1	Установка 0. Установка l.

Рис. 3.13. D-триггер: a— функциональная схема на основе RS-триггера; б- функциональная схема на основе JK-триггера; в — условное обозначение Все перечисленные элементы памяти позволяют хранить одну единицу информации — бит или одну двоичную цифру.

При построении ЭВМ широко используются функциональные схемы, обеспечивающие операции хранения и преобразования информации над группами битов (машинными словами). Такие сложные схемы называются узлами. К типовым узлам относят: регистры, счетчики, сумматоры. Все они также принадлежат к регулярным структурам, состоящим из одинаковых параллельно работающих одноразрядных схем.

Регистром называется узел, предназначенный для приема, временного хранения и выдачи машинного слова. Регистры могут также использоваться для некоторых операций преобразования данных: для сдвига кода числа (слова) на определенное число разрядов влево или вправо, для преобразования последовательного кода числа в параллельный и наоборот и т. д. Эти дополнительные функции регистров обеспечиваются путем усложнения схем хранения, выбора более сложных триггеров и подключения дополнительных логических схем на их входах и выходах.

Таким образом, регистры представляют собой совокупность триггеров, число которых соответствует числу разрядов в слове, и вспомогательных схем, обеспечивающих выполнение различных операций над словом.

На рис. 3.14 показана функциональная схема n-разрядного регистра, построенного на RS-триггерах. Информация в регистр записывается под действием сигнала «Запись». Предварительно перед установкой кода на регистр обычно на все разряды R подается сигнал сброса. На рисунке показано, что подключение к входам R дополнительных инверторов позволяет избежать этой предварительной операции. Здесь на вход каждого разряда поступает парафазный код двоичной цифры (x_i — на вход S_i и х_i - на вход R_i),т.е. прямое и инверсное значения кода подаются в противофазе.

На рис. 3.15 изображена функциональная схема того же регистра, дополненная логическими элементами для преобразования хранящегося на регистре кода. По сигналу «Прямой код» с регистра считывается прямой код хранящихся данных, а по сигналу «Обратный код» — инверсное значение каждого разряда слова. Если оба эти сигнала поступают одновременно, то считывается парафазный код хранящейся информации. Более сложная логика на входе и выходе запоминающих элементов позволяет строить сдвигающие регистры.

Счетчик — узел ЭВМ, позволяющий осуществлять подсчет поступающих на его вход сигналов и фиксацию результата в виде многоразрядного двоичного числа. Счетчик, состоящий из n-триггеров, дает возможность подсчитывать до N сигналов, связанных зависимостью:

n = log2 NилиN = 2″ .

В ЭВМ счетчики используются для подсчета импульсов, сдвигов, формирования адресов и т. д. Функционально различают суммирующие, вычитающие, реверсивные счетчики. Они также отличаются друг от друга логикой работы дополнительных логических элементов, подключаемых к триггерам.

В основу построения любого счетчика положено свойство Т-триггеров изменять свое состояние при подаче очередного сигнала на счетный вход Т. На рис. 3.16 показана схема трех разрядов суммирующего счетчика, построенного на Т-триггерах. Логика его работы представлена в табл. 3.10.

Таблица 3.10. Таблица переходов трехразрядного счетчика

Вход х.	Состояние.
								Режим.
0 1	000 001	001 010	010 011	011 100	100 101	101 110	110 111	111 000	Хранение Счет.

Рис. 3.16. Организация счетчика на Т-триггерах: а — функциональная схема; б — временная диаграмма.