Метод логико-топологического синтеза нанометровых КМОП схем на основе транзисторных шаблонов
Диссертация
В данной работе исследуются в большей степени логико-топологические свойства самих элементов на основе транзисторных шаблонов, а также предлагается алгоритм логического синтеза с использованием таких элементов. Этапы физического синтеза, включающие размещение, трассировку, буферизацию, масштабирование элементов и другие оптимизации, выходят за рамки данного исследования. В связи с этим в данной… Читать ещё >
Содержание
- ГЛАВА 1. ПОДХОДЫ К ПРОЕКТИРОВАНИЮ НАНОМЕТРОВЫХ КМОП СХЕМ
- 1. 1. Мотивация проектирования схем с регулярной топологией
- 1. 2. Классификация ИС по регулярности топологии
- 1. 3. Программируемые пользователем вентильные матрицы
- 1. 4. Структурные СБИС
- 1. 5. Схемы из регулярных топологических блоков
- 1. 6. Анализ алгоритмов логического синтеза
- 1. 7. Анализ алгоритмов физического синтеза
- Выводы
- ГЛАВА 2. ТРАНЗИСТОРНЫЙ ШАБЛОН, ОПРЕДЕЛЕНИЯ, РАЗРАБОТКА МОДЕЛИ
- 2. 1. Анализ маршрута проектирования СБИС
- 2. 2. Сравнение логического и физического синтеза на стандартных ячейках и на отдельных транзисторах
- 2. 3. Постановка задачи синтеза для схем с регулярной топологией
- 2. 4. Определение регулярного транзисторного шаблона
- 2. 5. Разработка модели для элементов на основе транзисторных шаблонов
- 2. 6. Анализ проектирования на основе транзисторных шаблонов
- 2. 7. Предварительные эксперименты
- Выводы
- ГЛАВА 3. РАЗРАБОТКА АЛГОРИТМА ЛОГИЧЕСКОГО СИНТЕЗА НА
- ОСНОВЕ ТРАНЗИСТОРНЫХ ШАБЛОНОВ
- 3. 1. Разработка операции разложения логической функции
- 3. 2. Разработка алгоритма для логического синтеза
- 3. 3. Экспериментальные результаты логического синтеза
- Выводы
- ГЛАВА 4. ЭКСПЕРИМЕНТАЛЬНЫЕ РЕЗУЛЬТАТЫ ФИЗИЧЕСКОГО СИНТЕЗА
- 4. 1. Разработка маршрута проектирования схем на основе транзисторных шаблонов
- 4. 2. Разработка этапа кластеризации
- 4. 3. Разработка алгоритма физического синтеза супервентиля
- 4. 4. Построение моделей физических характеристик супервентиля
- 4. 5. Экспериментальные результаты
- Выводы
Список литературы
- Johnson В. 450 mm: It’s all About Economics // SEMICON West http://semiconwest.org/sites/semiconwest.org/files/Bob%20JohnsonGartner%20%5BCom patibility%20Mode%5D.pdf. 2011.
- Sonderman T. Reaping the Benefits of the 450 mm Transition // SEMICON West http://semiconwest.org/sites/semiconwest.org/files/Thomas%20SondermanGLOBALFOU NDRIES.pdf. 2011.
- International technology roadmap for semiconductors. Lithography. http://www.itrs.net/Links/2009ITRS/2009Chapters2009Tables/2009Litho.pdfl.2009.
- Borodovsky Y. Lithography 2011. Overview and opportunities // SEMICON West http://semiconwest.org/sites/semiconwest.org/files/David%20LamMultibeam.pdf. 2011.
- Scheffer L.K. Physical CAD Challenges to Incorporate Design for Lithography and Manufacturability // Proc. of ASP-DAC. 2004. P. 768−773.
- Cobb N.B. Fast Optical and Process Proximity Correction Algorithms for Integrated Circuit Manufacturing // PhD thesis, University of California, Berkeley. 1998.
- Gupta P., Kahng A.B., Sylvester D., Yang J. Performance-Driven Optical Proximity Correction for Mask Cost Reduction // Proc. of ISQED. 2005. P. 270−275.
- Teh S.H., Heng C.H., Tay A. Design-Process Integration for Performance-based OPC Framework // Proc. of DAC. 2008. P. 522−527.
- Intel First to Demonstrate Working 45nm Chips http://www.intel.com/pressroom/archive/releases/2 006 0125comp.htm. 2006. 2006.
- Intel’s Transistor Technology Breakthrough Represents Biggest Change to Computer Chips in 40 Years http://www.intel.com/pressroom/archive/releases/2007/2 007 0128comp.htm. 2007.
- G. Petley The art of Standard Cell Library Design // www.vlsitechnology.org
- V. Singh Litho and Design: Moore Close Than Ever // Proc. of ISPD 2011
- Ryzhenko N., Burns S. Physical Synthesis onto a Layout Fabric with Regular Diffusion and Polysilicon Geometries // Proc. of DAC 2011. P. 83−88.
- Taylor B., Pileggi L. Exact Combinatorial Optimization Methods for Physical Design of Regular Logic Bricks // Proc. of DAC. 2007. P. 344−349.
- Uehara, T. and vanCIeemput, W. M. Optimal Layout of CMOS Functional Arrays // Proc. of DAC. 1979. P. 287−289.
- Vagiran, A.B. Chong, I. Ahmad Pass Transistor Logic ALU Design // Proc. of ICSE. 2002. P. 475−479.
- Kheterpal V. Logic synthesis for regular fabrics // PhD thesis, Carnegie University. 2006.
- Kuon I., Rose J., Rogers S. Measuring the Gap Between FPGAs and ASICs // Proc. of FPGA. 2006. P. 23−30.
- Ran Y., Marek-Sadowska M. An integrated Design Flow for a Via-Configurable Gate Array//Proc. of DAC. 2004. P. 582−589.
- Chapman K. Get your Priorities Right Make your Design Up to 50% Smaller // Xilinx Incorporated, http://www.xilinx.com/support/documentation/whitepapers/wp275 .pdf. 2007.
- Standard Cell ASIC to FPGA Design Methodology and Guidelines // Altera Corporation, http://www.altera.com/literature/an/an31 l.pdf. 2009.
- Zahiri B. Structured ASIC: Opportunities and Challenges // Proc. of ICCD. 2003. P. 404 409.
- Wu K.C., Tsai Y.W. Structured ASIC, Evolution or Revolution? // Proc. of ISPD. 2004. P. 103−106.24,Okamoto T., Kimoto T., Maeda N. Design Methodology and Tools for NEC Electronics' Structured ASIC ISSP // Proc. of ISPD. 2004. P. 90−96.
- Schmit H., Gupta A., Ciabanu R. Placement Challenges for Structured ASICs // Proc. of ISPD. 2008. P. 84−86.
- Hsu P.Y., Lee S.T., Chen F.W. Buffer Design and Optimization for LUT-based Structured ASIC Design Styles. // Proc. of GLSVLSI. 2009. P. 377−380.
- Zhang T., Sapatnekar S.S. Buffering Global Interconnects in Structured ASIC Design // Proc. of ASP-DAC. 2005. P. 23−26.
- Kheterpal V., Rovner V., Hersan T.G., Motiani D., Takegawa Y., Strojwas A.J., Pileggi L., Design Methodology for IC Manufacturability Based on Regular Logic-Bricks // Proc. of DAC. 2005. P. 353−358.
- Sreenivasa D.R., Kurdahi F.J. Partitioning by regularity extraction // Proc. of DAC. 1992. P. 235−238.
- Chawdhary A., Sudhakar K., Saripella P. A General Approach for Regularity Extraction m Datapath Circuits // Proc. of ICCAD. 1998. P. 332−339.
- Kutzschebauch T. Regularity Driven Logic Synthesis // Proc. of ICCAD. 2000. P. 439 446.
- Nardi A., Sangiovanni-Vincentelli A. Logic Synthesis for Manufacturability // IEEE Design and Test of Computers. 2004. V. 21. № 3. P. 192−199.
- Chakraborty A., Pandini D., Macii A., Poncino M. Evaluating Regularity Extraction in Logic Synthesis // Proc. of ISSCS. 2005. P. 641−644.
- Hu B. J., Hailin, Liu Q., Marek-Sadowska M. Synthesis and Placement Flow for Gain-Based Programmable Regular Fabrics // Proc. of ISPD. 2003. P. 197−203.
- Koorapaty A., Chandra V., Patel C., Pillegi L., Schmit H. Heterogeneous Programmable Logic Block Architectures // Proc. of DATE. 2003. P. 1118−1119.
- Pawlowski D., Deng L., Wong M. Fast and Accurate OPC for Standard-Cell Layouts // Proc. of ASP-DAC. 2007. P. 7−12.
- Jiao H., Chen L. Cellwise OPC Based on Reduced Standard Cell Library // Proc. of ISQED. 2008. P. 810−814.
- Ueno K., Murakami H., Yano N., Okuda R. A Design Methodology Realizing an Over GHz Synthesizable Streaming Processing Unit // Proc. of SVCDTP. 2007. P. 48−49.
- Koorapaty A., Pileggi L., Schmit H. Heterogeneous Logic Block Architectures for Via-Patterned Programmable Fabrics // Proc. of ICFPLA. 2003. P. 426−436.
- Koorapaty A., Kheterpal V., Gopalakrishnam P., Fu M., Pileggy L. Exploring Logic Block Granularity for Regular Fabrics // Proc. of DATE. 2004. P. 10 468−10 474.
- Patel C., Cozzie A., Schmit H., Pillegy L. An Architectural Exploration of Via Patterned Gate Arrays // Proc. of ISPD. 2003. P. 184−189.
- Betz V., Rose J. VPR: A New Packing, Placement and Routing Tool for FPGA Research // Proc. of ICFPLA. 1997. P. 213−222.
- Ran Y., Marek-Sadowska M. The Magic of a Via-Configurable Regular Fabric // Proc. of ICCD. 2004. P. 1−6.
- Ran Y., Marek-Sadowska M. On Designing Via-Configurable Cell Blocks for Regular Fabrics // Proc. of DAC. 2004. P. 198−203.
- Ran Y., Marek-Sadowska M. Designing Via-Configurable Cell Blocks for Regular Fabrics // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2006. V. 14. № l.P. 1−14.
- Ran Y., Marek-Sadowska M. Via-Configurable Routing Architectures and Fast Design Mappability Estimation for Regular Fabrics // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2006. V. 14. № 9. P. 998−1009.
- Hu B., Marek-Sadowska M. Wire Length Prediction based clustering and its application in placement // Proc. of DAC. 2003. P. 800−805.
- Singh D.P., Brown S.D. Incremental Placement for Layout-Driven Optimizations on FPGAs // Proc. of ICCAD. 2002. P. 752−759.
- Ebeling C., McMurchie L., Hauck S.A., Burns S. Placement and Routing Tools for the Triptych FPGA // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 1995. V. 3.№ 4. P. 473−482.
- MaIy W., Yi-Wei L., Marek-Sadowska M. OPC-Free and Minimally Irregular 1С Design Style // Proc. of DAC. 2007. Pp. 954−957.
- Норенков И.П. Средства автоматизации проектирования в электронике (обзор). http://rk6.bmstu.ru/electronicbook/develop/ecad/init.htm.
- Jiang Y., Sapatnekar S., Bamji С. Technology Mapping for High Performance Static CMOS and Pass Transistor Logic Designs // Proc. of IEEE. 1997. MIP-9 502 556, MIP-9 796 305.
- GavriIov S., Glebov A, Pullela S. и др. Library-Less Synthesis for Static CMOS Combinational Logic Circuits // Proc. of IEEE. 1997. 0−89 791−993−9.
- Eriksson H., Larsson-Edefors P., Henriksson Т., Svensson C. Full-Custom vs. Standard-Cell Design Flow An Adder Case Study // Proc. of INTELECT of Swedish Foundation for Strategic Research.
- Koopman R.J.H., Kerkhoff H.G. A General-Purpose High-Density Sea-of-Gates Architecture // Proc. of IEEE. 1993. P. 1388−1391.
- Исаева Т.Ю. Разработка и исследование методов логического синтеза схем быстродействующих цифровых КМОП БИС //диссертация на соискание ученой степени к.т.н., 2002
- Manohararajah V., Brown S.D., Vranesic Z.G. Heuristics for Area Minimization in LUT-Based FPGA Technology Mapping // Proc. of International Workshop on Logic and Synthesis. 2004. P. 14−21.
- Sechen C., Sangiovanni-Vincentelli A. The TimberWolf Placement and Routing Package. // IEEE Journal of Solid-State Circuits. 1985. V. SC-20. № 2. P. 510 522.
- Sutherland I., Sproull В., Harris D. Logical Effort: Designing Fast CMOS Circuits // Morgan Kaufmann Publishers. Inc. San Francisco. 1999.
- Аюпов А.Б. Исследование и разработка методов размещения стандартных ячеек с явной оптимизацией задержек и трассируемости нанометровых СБИС // 2008. Диссертация на соискание ученой степени к.т.н.