Помощь в учёбе, очень быстро...
Работаем вместе до победы

Многокритериальный синтез топологии цифровых и аналоговых БИС на основе операторной модели свичбокса

Диссертация: Многокритериальный синтез топологии цифровых и аналоговых БИС на основе операторной модели свичбокса
ДиссертацияПомощь в написанииУзнать стоимостьмоей работы

На большом количестве примеров показаны возможности настройки программы на различные критерии оптимизации трассировки. В то же время сохраняется актуальность выяснения связи между критерием и размерами области трассировки. На алгебраическом уровне введено понятие Хпростейшей трассировки. Обоснован синтез топологии в классе X-простейших трассировок. Показаны возможности ухода от №-полноты задачи… Читать ещё >

Содержание

  • ГЛАВА 1. МЕТОДЫ ФИЗИЧЕСКОГО ПРОЕКТИРОВАНИЯ БИС
    • 1. 1. ДЕКОМПОЗИЦИЯ
    • 1. 2. ПЛАНИРОВКА И РАЗМЕЩЕНИЕ
    • 1. 3. ТРАССИРОВКА
    • 1. 4. УПАКОВКА
    • 1. 5. ЭКСТРАКЦИЯ И ВЕРИФИКАЦИЯ
    • 1. 6. ПРОБЛЕМА СВИЧБОКСА И АЛГОРИТМЫ ЕЕ РЕШЕНИЯ
      • 1. 6. 1. ОСТОРОЖНЫЙ ШАГ
      • 1. 6. 2. ЖАДНЫЕ АЛГОРИТМЫ
      • 1. 6. 3. ИСПРАВЛЕНИЕ И ПОВТОРНАЯ ТРАССИРОВКА
      • 1. 6. 4. ЛОКАЛЬНЫЕ ПРЕОБРАЗОВАНИЯ
      • 1. 6. 5. МЕТОД РАЗРЕЗАНИЯ И ПЕРЕТРАССИРОВКИ
      • 1. 6. 6. ТЕХНИКА ВЫЧИСЛИТЕЛЬНОЙ ГЕОМЕТРИИ
      • 1. 6. 7. ДРУГИЕ ТРАССИРОВЩИКИ СВИЧБОКСА
  • ВЫВОДЫ
  • ГЛАВА 2. НОВЫЙ ПОДХОД К ПРОБЛЕМЕ СВИЧБОКСА
    • 2. 1. ПОСТАНОВКА ЗАДАЧИ
    • 2. 2. ПРЕДЛАГАЕМЫЙ ПОДХОД
      • 2. 2. 1. КЛАСС ТОПОЛОГИЧЕСКИХ ТРАССИРОВОК
      • 2. 2. 2. МНОГОУРОВНЕВАЯ МОДЕЛЬ ТРАССИРОВКИ СВИЧБОКСА
      • 2. 2. 3. КРИТЕРИИ ПРОЕКТИРОВАНИЯ
  • ВЫВОДЫ
  • ГЛАВА 3. ФОРМИРОВАНИЕ МОДЕЛЕЙ НА РАЗНЫХ УРОВНЯХ АБСТРАКЦИИ ОБЪЕКТА
    • 3. 1. ПОСТАНОВКА ЗАДАЧИ
    • 3. 2. ОПЕРАТОРНАЯ МОДЕЛ
    • 3. 3. ТОПОЛОГИЧЕСКАЯ МОДЕЛ
  • ВВЕДЕНИЕ
  • ОРТОГОНАЛЬНЫХ НАПРАВЛЕНИЙ
    • 3. 4. ГЕОМЕТРИЧЕСКАЯ МОДЕЛЬ. ВЛОЖЕНИЕ В
  • ОРТОГОНАЛЬНУЮ СЕТКУ
    • 3. 5. ОБСУЖДЕНИЕ МНОГОУРОВНЕВОЙ МОДЕЛИ
      • 3. 5. 1. МЕРА ПРОСТОТЫ МОДЕЛИ
      • 3. 5. 2. ГРУППИРОВКА ПАР
      • 3. 5. 3. ПРАВИЛА УКЛАДКИ
      • 3. 5. 4. ТРАССИРОВКА КРИТИЧЕСКИХ ЦЕПЕЙ
      • 3. 5. 5. ОЦЕНКА СЛОЖНОСТИ ОПЕРАТОРНОГО МЕТОДА ТРАССИРОВКИ СВИЧБОКСА
  • ВЫВОДЫ
  • ГЛАВА 4. СИСТЕМНЫЕ АСПЕКТЫ ПРОБЛЕМЫ
    • 4. 1. ОПИСАНИЕ ВХОДНЫХ ДАННЫХ
    • 4. 2. РАБОТА С ГРАФИЧЕСКОЙ МОДЕЛЬЮ РЕШЕНИЯ
    • 4. 3. НАСТРОЙКИ И ПРЕДПОЧТЕНИЯ
    • 4. 4. КОМПИЛЯЦИЯ РЕШЕНИЯ
    • 4. 5. СЧИТЫВАНИЕ ИНФОРМАЦИИ О СВИЧБОКСЕ
    • 4. 6. ПОСТРОЕНИЕ ВСЕХ ПАР
    • 4. 7. ОБЩАЯ ИНИЦИАЛИЗАЦИЯ МОДЕЛИ
    • 4. 8. ОПЕРАТОРНАЯ ИНИЦИАЛИЗАЦИЯ МОДЕЛИ
    • 4. 9. ПОСТРОЕНИЕ ОПЕРАТОРОВ
    • 4. 10. РАЗМЕЩЕНИЕ ОПЕРАТОРА В ПРОСТРАНСТВЕ СВИЧБОКСА
  • -44.11 НОВЫЙ КОНСТРУКТОРСКИЙ ЭЛЕМЕНТ
  • ВЫВОДЫ
  • ГЛАВА 5. РЕЗУЛЬТАТЫ МАШИННЫХ ЭКСПЕРИМЕНТОВ
    • 5. 1. ПРИМЕР ДЕЙЧА
    • 5. 2. УСЛОЖНЕННЫЙ ПРИМЕР ДЕЙЧА
    • 5. 3. ПЕДАГОГИЧЕСКИЙ ПРИМЕР
    • 5. 4. ПРИМЕР С ЕДИНСТВЕННЫМ РЕШЕНИЕМ
    • 5. 5. ПЛОТНЫЙ ПРИМЕР
    • 5. 6. ТРУДНЫЙ ПРИМЕР
    • 5. 7. ВЫВОДЫ

Многокритериальный синтез топологии цифровых и аналоговых БИС на основе операторной модели свичбокса (реферат, курсовая, диплом, контрольная)

Интегральные схемы (ИС) существенным образом изменили жизнь общества за последние несколько десятков лет, превратив его в информационное. Сегодня практически все сферы человеческой деятельности требуют применения вычислительной или другой техники, основным элементом которой является микросхема.

Современная БИС содержит порядка 10−15 миллионов транзисторов на кристалле размером 25×25 мм с минимальным топологическим размером -0.18ц. Конструирование такой сложной системы чрезвычайно трудоемкая и многоплановая задача, которую невозможно решить без автоматизации проектирования. Одним из самых важных этапов проектирования СБИС является этап трассировки. Если представить себе, что каждый вентиль в схеме участвует в среднем в двух трех соединениях и имеет 3 и более контакта, то получается, что на этапе трассировки для такой схемы должно обрабатываться колоссальное количество (порядка 4.5×107) соединений. Учет конфигурации соединения может еще на порядок увеличить размерность задачи. Даже мощности современных вычислительных комплексов для этого недостаточно. Единственным пригодным пока способом решать такую задачу остается иерархический подход, при котором весь кристалл разбивается на блоки, каждый из которых проектируется отдельно путем его разбиения на субблоки. Чаще всего эти блоки имеют прямоугольную форму, но разные размеры. Помимо задачи согласования, возникает задача оптимальной укладки таких блоков с целью минимизации площади кристалла. Однако, это не единственный критерий. Для цифровых БИС важно, чтобы сигнальные цепи и цепи синхронизации попадали в отведенные для них временные рамки, поэтому для уменьшения задержки надо минимизировать длину цепей и количество переходов из слоя в слой. Для аналоговых БИС важно избегать, например, паразитных емкостей, для чего необходимо минимизировать количество теневых сегментов проводников.

На существующем этапе развития вычислительных средств, •предназначенных для решения задач трассировки, главная роль при принятии особо важных решений до сих пор отводится человеку. В результате время проектирования все еще остается большим. Необходимо менять ситуацию в сторону полной автоматизации процесса проектирования. Поэтому проблема синтеза все еще актуальна в наши дни.

В настоящее время разработано большое число алгоритмов и методов физического проектирования СБИС. Однако, анализ «узких мест» физического проектирования показывает необходимость нового подхода к трассировки прямоугольной топологической ячейки общего вида.

Целью диссертации является разработка методов и алгоритмов автоматизированного синтеза топологии БИС на основе более эффективных моделей трассировки топологической ячейки.

Диссертация состоит из введения, пяти глав и заключения.

5.7 ВЫВОДЫ.

1. Проведено тестирование разработанного алгоритма на известных классических примерах.

2. По результатам сравнения работы предлагаемого алгоритма с другими известными алгоритмами выявлено, что по качеству получаемого решения он не уступает лучшему из алгоритмов BEAVER, а по количеству затрачиваемого времени на одно решение даже значительно его превосходит.

3. На конкретном примере показана возможность предлагаемого подхода управлять длиной цепи.

4. Продемонстрирована возможность получения решений с выводами не только на границе свичбокса, но и в центре области.

5. Показана возможность применения 5-геометрии (5=4) для получения решения.

6. На большом количестве примеров показаны возможности настройки программы на различные критерии оптимизации трассировки. В то же время сохраняется актуальность выяснения связи между критерием и размерами области трассировки.

7. Показана возможность вставки дополнительных строк и столбцов для получения решеня.

ЗАКЛЮЧЕНИЕ

.

В диссертационной работе получены следующие научные результаты.

2. Предложен новый метод решения задачи трассировки свичбокса, отличающийся следующими основными чертами:

3. многоуровневость.

4. многовариантность.

5. многокритериальное^.

6. Выделены алгебраический, топологический и геометрический уровни задачи трассировки свичбокса.

7. На алгебраическом уровне введено понятие Хпростейшей трассировки. Обоснован синтез топологии в классе X-простейших трассировок. Показаны возможности ухода от №-полноты задачи трассировки при таком подходе.

8. Доказано, что оценка временной сложности синтеза X-простейшей трассировки свичбокса в наихудшем случае равна 0(п21о^), где п — число задействованных цепями выводов свичбокса.

9. Введены параметры модели трассировки для каждого уровня абстракции. Показана их связь с соответствующими параметрами границы свичбокса.

10. Сформулированы критерии оптимизации эскиза на основе предложенных характеристик. Проведена классификация критериев по уровням модели.

11. Предложены и обсуждены варианты трассировки критических цепей.

12. При отсутствии решения задачи трассировки свичбокса дан метод построения расширения свичбокса, в котором оно.

— 1Э4 существует. Это полезно для обратной связи на глобальную трассировку в общем цикле синтеза топологии БИС для перепланировки цепей.

13. Разработан программный интерфейс, позволяющий легко изменять необходимые параметры описания и интерактивно редактировать полученное решение.

14. Разработан входной язык исходных данных, позволяющий пользователю формировать любой критерий проектирования.

15. Обоснован выбор структур данных и описаны основные процедуры.

— 155.

Показать весь текст

Список литературы

  1. AJK82. K. J. Antreich, F. M. Johannes, F. H. Kirsch. A new aproach for solving the placement problem using force models. Proceedings of the IEEE International Symposium on Circuits and Systems, pages 481−486, 1982.
  2. Ake81. S. B. Akers. On the use of the linear assignment algorithm in module placement. Proceedings of 18th ACM/IEEE Design Automation Conference, pages 137−144, 1981.
  3. AK90. J. Apte, G. Kedam. Heuristic algorithms for combinedstandard cell and macro block layouts. Proceedings of the 6th MIT. Conference on Advanced Research in VLSI, pages 367−385, 1990.
  4. ARML99. Arindam Mukherjee, Ranganathan Sudhakar, Malgorzata Marek-Sadowska, Stephen I. Long, Wave Steering in YADDs: A Novel Non-Iterative Synthesis and Layout Technique, 36th Design Automation Conference, New Orleans, LA, June 21−25, 1999, p. 466
  5. BP83. M. Burstein, R. Pelavin. Hierarchical wire routing. IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems CAD-2 (4) (October 1983). 223−234.
  6. Bia89. J.Bianks. Partitioning by probability condensation.
  7. Proceeding of Design Automation Conference, pages 758 761, 1989.
  8. BJ86. P. Bannerjee, M. Jones. A parallel simulated annealing algorithm for standard cell placement on a hypercube computer. Proceedings of the IEEE International Conference on Computer Design, page 34,1986.
  9. H. N. Brady. An approach to topological pin assignment. IEEE Transactions on Computer-Aided Design, CAD-3: 250−255, July 1984.
  10. M. A. Breuer. A class of min-cut placement algorithms. Proceedings Design Automation Conference, pages 284−290, 1977.
  11. G. Chartrand and Lesniak. Graphs and Digraphs. Wadsworth and Brooks/Cole Inc., Monterey, 1986.- ID /
  12. C.Cheng, E.Kuh. Module placement based of resistive network optimization. IEEE Transactions on Computer-Aided Design, CAD-3:218−225, July 1984.
  13. H. M. Chan, P. Mazumber. A genetic placement for macro cell placement. Technical report, Department jf Electrical Engineering and Computer Science, University of Michigan, 1989.
  14. E. W. Dijkstra. A note on two problems in connexion with graphs. Numerische Mathematic, 1:269−271,1959. H.N.Djidjev. On the problem ofpartitioning planar graphs. SIAM Journal on Algebraic and Discrete Methods, 3(2):229−240, 1982.
  15. W. E. Donath, R. J. Norman, В. K. Agrawal, S. E. Bello Sang Yong Han, J. M. Kurtzberg, P. Lowy, R. I. McMillan. Timing driven placement using complete path delays. Procee dings of 27th ACM/IEEE Design Automation Conference, pages 84−89, 1990.
  16. W. A. Dees, P. G. Karger. Automated rip-up and reroute techniques. Proceeding of Design Automation Conference, 1982.
  17. Edward М. Reingold, Jurg Nivevergelt, Narsingh Deo,
  18. Combinatorial algorithms. Theory and practice. Prentice
  19. Hall, Inc., Englewood Cliffs, New Jersey 1977.
  20. A. E. Dunlop et. al. Chip layout optimization using criticalpath weighting. Proceedings of 21st ACM/IEEE Design
  21. Automation Conference, pages 133−136,1984.
  22. Y. Ogawa et. al. Efficient placement algorithms optimizingdelay for high-speed eel masterslice Isi’s. Proceedings of23rd АСМЛЕЕЕ Design Automation Conference, pages 404 410,1986.
  23. W. E. Donath et. al. Timing driven placement using complete path delays. Proceedings of 27th ACM/IEEE Design Automation Conference, pages 84−89,1990.- юи
  24. B. Eschermann. Hierarchical placement for macrocells with simultaneous routing area allocation. Technical Report Mem. UCB/ERL M88/49, Univ. Calif., Berkeley, 1988. I.R.Ford, D.R.Fulkerson. Flows in Networks. Princeton University Press, 1962.
  25. J.Frankle, M.R.Karpp. Circuit placement and cost boundb by eigenvector decomposition. Proceeding of IEEE International Conference on Computer-Aided Design, pages 414−417,1986.
  26. C.M. Fiduccia, R.M. Mattheyses. A linear-time heuristics for improving network partitions. Proceedings of the 19th Design Automation Conference, pages 175−181,1982.
  27. C. Fowler, G. D. Hachtel, 1. Roybal. New algorithms for hierarchical place and route of custom vlsi. Proceeding of International IEEE Conference on Computer-Aided Design, pages 273−275, 1985.
  28. H. J.Groeger. A new approach to structural partitioning of computer logic. Proceeding of Design Automation Conference, pages 378−383,1975.
  29. GCW83. I. G. Gopal, D. Coppersmith, C. K. Wong. Optimal wiring of movable terminals. IEEE Transactions on Computers, C-32: 845−858, September 1983.
  30. GJ77. M. R. Garey, D. S. Johnson. The rectilinear steiner treeproblem is np-complete. SI AM Jornal Applied Mathematics 32:826−834, 1977.
  31. H82. C.P. Hsu. A new two-dimensional routing algorithm. Proc. 19th Design Automation Conference. 1982. 46−50.
  32. HC85. Y. I. Hsich, C.C. Chang. A modified detour router. Proc. Int. Conf. Computer-Aided Design. 1985. 301−303.
  33. HVW85. J. M. Ho, G. Vijayan and C. K. Wong. A new approach to the rectilinear steiner tree problem. IEEE Transactions on Computer-Aided Design, 9(2): 185−193, February 1985.
  34. Han76. M. Hanan. On steiner’s problem with rectilinear distance.
  35. SIAM Journal of Applied Mathematics, 30(1): 104−114. January 1976.
  36. HVW89. J. M. Ho, G. Vijayan and C. K. Wong. Constructing the optimal rectilinear steiner tree derivable from a minimum spanning tree. Proceedings of IEEE International Conference on Computer-Aided Design, pp. 5−8, November 1989.
  37. Hwa76a. F. K. Hwang. An o (nlogn) algorithm for rectilinear steiner trees. Journal of the Association for Computing Machinery, 26(1):177−182, April 1976.
  38. Hwa76b. F. K. Hwang. On Steiner minimal trees with rectilineardistance. SIAM Jornal of Applied Mathematics, 30(1): 104 114, January 1976.
  39. Hwa79. F. K. Hwang. An o (nlogn) algorithm for suboptimal rectilinear steiner trees. Transactions on Circuits and Systems, 26(1): 75−77, January 1979.
  40. Hal70. K.M.Hall. An r-dimensional quadratic placement algorithm. Management Science, 17:219−229, November 1970.
  41. Hit70. R.B.Hitchcock. Partitioning of logic graphs: A theoretical analysis of pin reduction. Proceeding of Design Automation Conference, pages 54−63,1970.
  42. Haj88. B. Hajek. Cooling schedules for optimal annealing. Oper. Res. pages 311−329, May 1988.
  43. HRSV86. M. D. Huang, F. Romeo, A. Sangiovanni-Vincentelli. Anefficient general cooling schedules for simulated annealing. Proceedings of the IEEE International Conference on Computer-Aided Design, pages 381−384,1986.
  44. HK72. M. Hanan, J. M. Kurtzberg. A review of placement andquadratic assignment problems. SIAMRev., 14(2): 324−342, April 1972.
  45. HWA78. M. Hanan, P. K. Wolff, B. J. Agule. Some experimentalresults on placement techniques. J. Design Automation and Fault-Tolerant Computing, 2: 145−168, May 1978.
  46. HNY87. P. S. Hange, R Nair, E. J. Yoffa. Circuit placement for predictable performance. Proceeding of International Conference on Computer-Aided Design, pages 88−91,1987.
  47. Had75. F. Hadlock. Finding a maximum cut of a planar graph inpolynomial time. SIAM Journal of Computing, 4, no.3:221−225, September 1975.
  48. Hig69. D. W. Hightower. A solution to the line router problem on ait. continous plane. Proc. 6 Design Automation Workshop, 1969.
  49. HAY99. Hsiao-Pin Su, Allen C.-H. Wu, Youn-Long Lin 16.1 A Timing-Driven Soft-Marco Resynthesis Method in Interaction with Chip Floorplanning. 36 Design- iut
  50. Automation Conference, New Orleans, LA, June 21−25, 1999, p. 262
  51. S.Kirkpatrick, C.D.Gellat, M.R.Vecchi. Optimization by simulated annealing. Science, 220:671−680, May 1983.- iOJ
  52. W.Kernigan, S.Lin. An efficient heuristic procedure for partitioning graphs. Bell System Technical Journal, 49:391 307, 1970.
  53. C.Kring, A.R.Newton. A cell-replicating approach to minicut-based circuit partitioning. Proceeding of IEEE International Conference on Computer Design, pages 122 125, November 1983.
  54. B. Krishnamurthy. An improved mincut algorithm for partitioning vlsi networks. IEEE Transactions on Computers, pages 438−446,1984.
  55. D. T. Lee, J. M. Smith and J. S. Liebman. An o (nlogn) heuristic algorithm rectilinear steiner tree problem. Engineering Optimization, Vol. 4(4): 179−182, 1980.
  56. E.L.Lawler, K.N.Levitt, J. Turner Module clustering to minimaze delay in digital networks. IEEE Transactions on Computers, C-18(l):47−57, January 1969.
  57. R. J. Lipton, R.E.Tarjan. A separator theorem for planar graphs. SIAM Journal of Applied Mathematics, 36(2): 177 189, 1979.
  58. J. Lam, J. Delosme. Performance of a New Annealing Schedule. Proceedings of the 25 Design Automation Conference, pages 306−311, 1988.
  59. B. Lokanathan, E. Kinnen. Performance optimized floor planning by graph planarization. Proceedings of 26 ACM/IEEE Design Automation Conference, pages 116−121, 1989.
  60. A. Leblond. Caf: A computer-assisted floorplanning tool. Proceedings of the 20th Design Automation Conference, pages 747−753, 1983.
  61. C. Y. Lee. An algorithm for path connections and its applications. ERE Transactions on Electronic Computers, 1961.
  62. F.F. Moore. The shortest path through a maze. Annals of the Harvard Computation Laboratory. Vol.30. Pt. ll (Harvard Univ. Press. Cambridge. MA. 1959) 185−192.
  63. D.P.Mehta. L-shaped corner switching data structures. Proceedings of the Fourth Great Lakes Symposium on VLSI, pages 34−37, March 1994.
  64. MBSV91. R. Murgai, R.K.Brayton, A. Sangiovanni- Vincentelli. On clustering for minimum delay/area. Proceeding of IEEE International Conference on Computer-Aided Design, pages 6−9, November 1991.
  65. Mil84. G.L.Miller. Finding small simple cycle separator for 2-connected planar graph. Proceedings of the 16th Annual ACM Symposium on Theory of Computing, pages 376 382,1984.
  66. McF83. M.C.McFarlald. Computer-Aided partitioning of behavioral hardware description. Proceeding of Design Automation Conference, pages 472−478,1983.
  67. McF86. M.C.McFarlald. Using bottom-up design techniques in the synthesis of digital hardware from abstract behavioral description. Proceedings of the 23rd Design Automation Conference, pages 474−480,1986.
  68. MRR53. N. Metropolis, A. Rosenbluth, M.Rosenbluth. Equation of state calculations by fast computing machines. Journal of Chemistry and Physics, pages 1087−1092, 1953.
  69. MSL89. M. Marek-Sadowska, S. P. Lin. Timing driven placement.
  70. Proceeding of International Conference on Computer-Aided Design, pages 94−97,1989.
  71. MR78. L. Mory-Rauch. Pin assignment on a printed circuit board.
  72. Proceedings of the 15th Design Automation Conference, pages 70−73,1978.
  73. MTDL90. K. McCullen, J. Thorvaldson, D. Demaris, P. Lampin. A system for floorplanning with hierarchical placement and routing. Proceedings of European Design Automation Conference, pages 262−265,1990.- IUO
  74. S. Mohan, P. Mozumbar. Wolverines: Standard cell placement on a network of workstations. IEEE Transactions on CAD of Integrated Circuits and Systems, 12: 1312−1326, September 1993.
  75. K. Mikami, K. Tabuchi. A computer program for optimal routing of printed circuit connectors. IFIPS Proc., H47:1475−1478, 1968.
  76. J. Ousterhoust. Corner stitching: A data-structuring technique for vlsi layout tools. IEEE Transactions on Computer-Aided Design, CAD-3, January 1984. T. Ohtsuki. Partitioning, Assignment and Placement. North-Holland, 1986.
  77. C. H. Paradimitriou and K. Steigliz. Combinatorial Optimization Algorithms and Complexity. Prentice-Hall, Inc., 1982.
  78. F. Preparata and M. I. Shamos. Computational Geometry. An Introductoin. Springer- Verlag, 1985.
  79. R. Putatunda, D. Smith, M. Stebinsky, C. Pushak, P. Patent. Vital: Fully automatic placement strategies for very large semicustom designs. International Conference on Computer Design, pages 434−439,1988.
  80. PMSK90. M. Pedram, M. Marek-Sadowska, E. S. Kuh. Floorplanning with pin assignment. Proceeding of International Conference on Computer-Aided Design, pages 98−101,1990. Pat81] A. M. Patel. Partitioning for vlsi placement problem.
  81. Proceedings of 18th ACM/IEEE Design Automation Conference, pages 137−144,1981. PCT99. Pei-Ning Guo, Chung-Kuan Cheng, Takeshi Yoshimura, An
  82. O-Tree Representation of Non-Slicing Floorplan and Itsit.
  83. Custom Integrated Circuits. 1987. 629−632. RF83. R.L. Rivest, C.M. Fiduccia. A greedy channel router.
  84. RVS84. F. Romeo, A.S.Vincentelli, C.Sechen. Research on simulated annealing at berekeley. Proceeding of IEEE International Conference on Computer Design, pages 652−657,1984.
  85. F. Romeo, A. Sangiovanni-Vincentelli. Convergence and finite time behavior of simulated annealing. Proceedings of the 24 Conference on Decision and Control, pages 761 -767, 1985.
  86. B.M. Метод трассировки сложных схем. Известия вузов. ЭЛЕКТРОНИКА. № 1, 1997, с.66−72 Щемелинин В. М. Методы автоматического синтеза топологии заказных БИС. Докторская диссертация, Москва, МИЭТ, 1991
  87. J.R. Stenstrom, R.M. Matteyses. Switch box routing the greedy way. Proc. Int. Conf. Computer-Aided Design. 1985. 307−309.
  88. H. Shin, A. Sangiovanni-Vincentelli. Mighty: a rip-up and reroute detailed router. Proc. Int. Conf. Computer-Aided Design. 1986. 2−5.
  89. C. Sechen, A. Sangiovanni-Vincentelli. The timber wolf placement and routing package. IEEE Journal of Solid-State Circuits, Sc-20:510−522,1985.
  90. K. Shahoobar, P. Mazumber. A genetic approach to standard cell placement. Proceedings of First European Design Automation Conference, March 1990.
  91. К. Shahoobar, P. Mazumber. A genetic approach to standard cell placement using meta-genetic parameter optimization. IEEE Trans. Computer-Aided Design, pages 500−511, May1990.
  92. S. Sutanthavibul, E. Shragowitz, J. Rosen. An analytical approach to floorplan design and optimization. IEEE Transactions on Computer-Aided Design, 10:761−769, June1991.
  93. S. Sutanthavibul, E. Shargowitz, R. Lin. An adaptive timing driven placement for high performance vlsi’s. IEEE Transactions on CAD of Integrated Circuits and Systems, 12: 1488−1498, October 1993. tii
  94. J. Soukup. Fast maze router. Proceedings of 15 Design Automation Conference, pages 100−102, 1978. T. G. Szymanski. Dogleg channel routing is np-complete. IEEE Transactions on Computer-Aided Design, CAD-4: 3141, January 1985.
  95. M. Upton, K. Samii, S. Sugiyama. Integrated placement for mixed macro cell and standard cell designs. Proceedings of 27th ACM/IEEE Design Automation Conference, pages 3235,1990.
  96. T. Wang, D. Wong. An optimal algorithm for floorplan area optimization. Proceedings of 27th ACM/IEEE Design Automation Conference, pages 180−186,1990.-¼—
  97. J. Yih, P.Mazumder. A neural network design for circuit partitioning. IEEE Transactions on Computer-Aided Design, pages 1265−1271,1990.
  98. Утверждаю" кто^ ООО «Ангстрем РТМ"1. А. С. Бутов 1999 г.1. АКТо внедрении результатов диссертационной работы А. А. Данилина «Многокритериальный синтез топологии цифровых и аналоговых БИС на основе операторноймодели свичбокса»
  99. Зав. кафедрой ПКИМС профессор, д.т.н.
  100. Декан ЭКТ факультета профессор, д.т.н.
  101. Уч.секретарь кафедры ПКИМС доцент, к.т.н. }1. Н. Целибеева
Заполнить форму текущей работой

Пора сдавать?